¾ËÅ׶ó´Â 20nm FPGA ¹× SoC ¼³°è ȯ°æÀÎ QuartusII ¼ÒÇÁÆ®¿þ¾î Arria 10 ¿¡µð¼Ç v14.0À» ¹ßÇ¥Çß´Ù.
¾ËÅ׶óÀÇ ¼º´É °ËÁõµÈ Quartus II ¼ÒÇÁÆ®¿þ¾î´Â ¾÷°è¿¡¼ °¡Àå ºü¸¥ ÄÄÆÄÀÏ ½Ã°£À» Á¦°øÇÏ°í 20nm FPGA ¹× SoC ¼³°è¸¦ À§ÇÑ ÃÖ°í ¼º´ÉÀ» ±¸ÇöÇÑ´Ù.
°í°´Àº À̹ø ÃֽŠ¼ÒÇÁÆ®¿þ¾î ¸±¸®½º¿¡ Æ÷ÇÔµÈ 20nm¿¡ ÃÖÀûÈµÈ IP ÄÚ¾îÀÇ ±¤¹üÀ§ÇÑ Æ÷Æ®Æú¸®¿À¸¦ »ç¿ëÇϸé Arria 10 FPGA ¹× SoC ¼³°è »çÀÌŬÀ» ´õ¿í ´ÜÃàÇÒ ¼ö ÀÖ´Ù.
¾ËÅ׶óÀÇ 20nm ¼³°è ÅøÀº ¾÷°è ÃÖ÷´Ü ¾Ë°í¸®ÁòÀ» žÀçÇÏ°í °¡Àå ¶Ù¾î³ °á°ú¸¦ Á¦°øÇÑ´Ù. Quartus II ¼ÒÇÁÆ®¿þ¾î Arria 10 ¿¡µð¼Ç v14.0Àº °¡Àå °¡±î¿î °æÀï Á¦Ç°ÀÇ 20nm ¼³°è ¼ÒÇÁÆ®¿þ¾îº¸´Ù Æò±Õ 2¹è ºü¸¥ ÄÄÆÄÀÏ ½Ã°£À» Á¦°øÇÑ´Ù. ÀÌ·¯ÇÑ »ý»ê¼º ÀÌÁ¡Àº °í°´ÀÌ ¼³°è ¹Ýº¹À» ÁÙÀÌ°í ½Å¼ÓÇÏ°Ô 20nm ¼³°è¿¡¼ ŸÀÌ¹Ö Å¬·ÎÀú¸¦ ´Þ¼ºÇÒ ¼ö ÀÖ°Ô ÇÑ´Ù.
¼ÒÇÁÆ®¿þ¾î´Â ¶ÇÇÑ ÃÖ°í ¼º´É 20nm ¼³°è¸¦ ´Þ¼ºÇÒ ¼ö ÀÖ°Ô ÇϹǷΠ°æÀï FPGA¿¡ ºñÇØ ¼Óµµ ÀÌ»óÀÇ ¼º´É ÀÌÁ¡À» Á¦°øÇÑ´Ù.
À̹ø ÃֽŠ¼ÒÇÁÆ®¿þ¾î ¸±¸®½º¿¡´Â ¿ÏÀüÇÑ ¼¼Æ®ÀÇ 20nm¿¡ ÃÖÀûÈµÈ IP Äھ Æ÷ÇԵǾî ÀÖ¾î ¼³°è »çÀÌŬÀ» ´õ¿í ´ÜÃà½Ãų ¼ö ÀÖ´Ù. IP Æ÷Æ®Æú¸®¿À¿¡´Â Ç¥ÁØ ÇÁ·ÎÅäÄÝ°ú ¸Þ¸ð¸® ÀÎÅÍÆäÀ̽º, DSP ¹× SoC IP Äھ Æ÷ÇԵǾî ÀÖ´Ù.
¾ËÅ׶ó´Â ¶ÇÇÑ 100G ÀÌ´õ³Ý, 300G Interlaken, Interlaken Look-Aside ¹× PCI Express Gen3 IP¸¦ Æ÷ÇÔÇØ Arria 10 FPGA ¹× SoC¸¦ À§ÇÑ ÁÖ¿ä µ¿±Þ ÃÖ°í IP Äھ ÃÖÀûÈÇß´Ù. ÀÌµé µ¿±Þ ÃÖ°í IP ÄÚ¾î´Â ¾ËÅ׶óÀÇ Arria 10 FPGA ¹× SoC ³»¿¡ ±¸ÇöÇÒ °æ¿ì FPGA ¾÷°è ÃÖ°í ¼º´ÉÀ» Á¦°øÇÑ´Ù.
Arria 10 FPGA ¹× SoC´Â ÇöÀç ¾÷°è¿¡¼ °¡Àå ¾Õ¼±, ÃÖ°í ¼º´É 20nm FPGAÀÌ´Ù. ÀÌµé µð¹ÙÀ̽º´Â ÇÏÀÌ¿£µå, °í¼º´É ½Ã½ºÅÛ ¿ä±¸»çÇ×À» ¸¸Á·ÇÏ´Â µ¥ ÀûÇÕÇÑ ¾÷°è¸¦ ¼±µµÇÏ´Â ´Ù¾çÇÑ Æ¯Â¡µéÀ» °®Ãß°í ÀÖ´Ù. |